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Seminar zur Technischen Informatik

Art
S2
Bereich
Computer Microsystems
Fachrichtung
Technische Informatik, Elektrotechnik/Datentechnik
Art
Seminar
Prüfer
Andreas Koch
Betreuer
Björn Liebig
Voraussetzungen
Grundkenntnisse Technische Informatik (z.B. TGdI und CMS), teilweise auch Compilerbau (z.B. Compiler 1+2, Optimierende Compiler)
CP
3,0
Ort
S2|02, A313, später E202
Zeit
Mi 15:30-17:30 Uhr
Anmeldung
Über TUCAN

Ablauf

Das von uns angebotene Seminar zur technischen Informatik behandelt eine Auswahl von für das Fachgebiet relevanter Forschungsthemen. Studierende wählen aus der angebotenen Palette ein Thema aus, stellen eigenständige Literaturrecherchen an und präsentieren ihre Ergebnisse dann in zwei Vorträgen: Am Anfang der Veranstaltung in einem ca. 10-minütigen Probevortrag, gegen Ende dann in einem Hauptvortrag von ca. 30 Minuten. Im Anschluss stellen sie sich einer ca. 15-minütigen Fachdiskussion im Plenum.

Der Schwerpunkt der Veranstaltung liegt klar auf Vortragstechnik und der Einarbeitung in das Thema. Der Probevortrag, der auch in die Gesamtnote eingeht, soll Studierenden frühzeitig Rückmeldung zu bestehenden rhetorischen Stärken oder Schwächen geben. Eine gesonderte schriftliche Ausarbeitung (über die Vortragsfolien hinaus) ist nicht anzufertigen.

Aktuelles

Vorträge / Termine

15. Mai (Raum A313) Erster Termin für die Probevorträge:

22. Mai (Raum E202) Zweiter Termin für die Probevorträge:

29. Mai (Raum E202) Dritter Termin für die Probevorträge:

26. Juni (Raum E202) Erster Termin für die Hauptvorträge:

3. Juli (Raum E202) Zweiter Termin für die Hauptvorträge:

10. Juli (Raum E202) Dritter Termin für die Hauptvorträge:

17. Juli (Raum E202)

Themen

Einsatz von Speicher mit Hardware-Unterstützung für atomare Regionen zur Compiler-Code-Optimierung (Andreas Koch)

Speicher mit Hardware-Unterstützung für atomare Regionen (auch genannt Hardware Transactional Memory, HTM) wird häufig für die Erleichterung und Durchsatzverbesserung von parallelen (multi-threaded) Programmen vorgeschlagen. Neuere Überlegungen umfassen seinen Einsatz aber auch zur Laufzeitverbesserung von sequentiellen (single-threaded) Programmen, da mit HTM nun auch unsichere Compiler-Optimierungen zuverlässig vorgenommen werden können: Sollten zur Laufzeit Konflikte durch das HTM-System erkannt werden (also optimistische Annahmen zur Compile-Zeit sich nicht bewahrheiten), können Fehlberechnungen durch das Verwerfen der falschen Daten und (langsamere) Neuberechnung mit konservativen Annahmen vermieden werden.

Einstiegsliteratur:
DeAliaser: Alias Speculation Using Atomic Region Support.
Wonsun Ahn (University of Illinois at Urbana Champaign), Yuelu Duan (University of Illinois at Urbana Champaign), Josep Torrellas (University of Illinois at Urbana Champaign)
In Proceedings of the 18th International Conference on Architectural Support for Programming Languages and Operating Systems (ASPLOS 2013), Houston, Texas, USA, März 2013
http://iacoma.cs.uiuc.edu/iacoma-papers/asplos13_1.pdf

Effiziente Hardware-Realisierung von Multi-Konstanten-Multiplikationen (Andreas Engel)

Eine Multi-Konstanten-Multiplikationen (MCM) multipliziert eine Laufzeitvariable mit mehreren Laufzeitkonstanten. Als Bestandteil von digitalen Filtern und Matrixmultiplikationen ist die MCM eine wichtige Basisoperation der digitalen Signalverarbeitung und muss daher möglichst effizient in (rekonfigurierbarer) Hardware realisiert werden. Die vorgegebene Literaturreferenz beschreibt die Zeichen-Serielle MCM-Realisierung, welche durch die Wahl der Zeichenlänge einen feingranularen Kompromiss zwischen Ausführungsgeschwindigkeit und Ressourcenbedarf der Operation erlaubt. Dieses Verfahren ist im Rahmen des Seminarvortrags vorzustellen und gegen andere MCM-Serialisierungsmöglichkeiten abzugrenzen.

Einstiegsliteratur:
Design of Digit-Serial FIR Filters: Algorithms, Architectures, and a CAD Tool
http://ieeexplore.ieee.org/xpl/login.jsp?tp=&arnumber=6170917 (Zugriff aus dem TU-Netzwerk möglich)

Effizientes Resource-Sharing in der High-Level Synthese (Björn Liebig)

Resource Sharing ist ein wichtiger Ansatz bei der Reduktion der Schaltungsgröße in der High-Level Synthese. Die Mehrfachverwendung einer Recheneinheit für mehrere verschiedene Operationen spart potentiell Platz auf dem Chip, benötigt jedoch zusätzliche Multiplexer. Diese können im Extremfall sogar größer ausfallen als eine zweite Recheneinheit. Der Seminarvortrag soll erläutern, welche Faktoren sich auf die Effizienz des Resource Sharing auswirken.

Einstiegsliteratur:
Impact of FPGA architecture on resource sharing in high-level synthesis
Proceeding FPGA '12 Proceedings of the ACM/SIGDA international symposium
on Field Programmable Gate Arrays, Pages 111-114, ACM New York, NY, USA ©2012
http://www.ecf.utoronto.ca/~hadjisst/Resource_Sharing_FPGA12.pdf

Dynamic Memory Disambiguation (Benjamin Thielmann)

Kurzbeschreibung: Es wird erwartet, dass die/der Studierende sich in das Thema des Address Resolution Buffers (ARB) einarbeitet und weiterführende darauf aufbauende Literatur / orthogonale Ansätze der letzten Jahre sichtet (Literaturrecherche). Für den Probevortrag ist eine Vorstellung des ARB ausreichend. Im Hauptvortrag soll sich die/der Studierende neuere selbst ausgewählte Publikation der selben Thematik erarbeiten und die Ansätze miteinander vergleichen.

Einstiegsliteratur:
ARB: A Hardware Mechanism for Dynamic Reordering of Memory References
Manoj Franklin, Gurindar S. Sohi
ftp://ftp.cs.wisc.edu/sohi/papers/1996/toc.arb.pdf

Suche nach regulären Ausdrücken auf Field Programmable Gate Arrays (Julian Oppermann)

Die Suche nach Übereinstimmungen von Zeichenketten und regulären Ausdrücken in Netzwerk-Paketen erfordert aufgrund der immer größer werdenden Verbindungsgeschwindigkeiten viel Rechenleistung im Bereich der Netzwerksicherheit (z.B. beim Erkennen von Angriffsmustern). Die Literaturreferenz beschreibt, wie der Einsatz von rekonfigurierbarer Hardware zum ersten Mal die Realisierung der Suche mithilfe von nichtdeterministischen endlichen Automaten (NFA) ermöglicht. Davon ausgehend soll im Seminarvortrag der aktuelle Stand der Forschung auf diesem Gebiet vorgestellt werden.

Einstiegsliteratur:
Fast Regular Expression Matching Using FPGAs
Sidhu, R. und Prasanna, V.
http://ieeexplore.ieee.org/xpls/abs_all.jsp?arnumber=1420919 (PDF aus dem TU-Netzwerk abrufbar)

Alternative Zahlensysteme (Florian Stock)

In heutigen Computern wird üblicherweise das 2-Stellenwertsystem (mit 2-Komplement für negative Zahlen) verwendet. Dieses Vortragsthema stellt Alternativen dazu vor. Dabei soll im Probevortrag ein Überblick über alternative Systeme sowie beispielhafte (i.d.R. historische) Hardware-Umsetzungen gegeben werden. Der Hauptvortrag soll sich dann mit einem speziellen aktuellen Ansatz, den Möbius Zahlendarstellungen, befassen.

Einstiegsliteratur:
Fast Arithmetical Algorithms in Möbius Number Systems
Kurka, Petr
Computers, IEEE Transactions on, Volume: 61 , Issue: 8, Publication Year: 2012, Page(s): 1097 - 1109, IEEE Journals & Magazines
http://www.cts.cuni.cz/~kurka/fast.pdf

Effiziente Umsetzung großer Multiplikationen auf modernen FPGAs (Björn Liebig)

Moderne FPGAs besitzen in der Regel integrierte Multiplikationseinheiten. Oft sind diese jedoch nicht groß genug so dass mehrere von ihnen parallel benutzt werden müssen. Im Rahmen dieser Seminararbeit sollen verschiedene Verfahren zur effizienten Umsetzung solcher Multiplikationen vorgestellt und verglichen werden.

Einstiegsliteratur:
Large multipliers with fewer DSP blocks
Florent de Dinechin and Bogdan Pasca
In Field Programmable Logic and Applications, IEEE, August 2009
http://perso.ens-lyon.fr/florent.de.dinechin/recherche/publis/2009-FPL-Multipliers.pdf

Synchronisation in Multi-Core Systemen (Thorsten Wink)

Wenn mehrere Cores in Multi-Core Systemen auf gemeinsamen Speicher zugreifen möchten, ist eine Synchronisation nötig. In diesem Thema sollen verschiedene Locking-Mechanismen und Barrieres vorgestellt werden.

Einstiegsliteratur:
Hardware synchronization for embedded multi-core processors
Stoif, C.; Schoeberl, M.; Liccardi, B.; Haase, J.
ISCAS 2011
http://ieeexplore.ieee.org/xpls/abs_all.jsp?arnumber=5938126&tag=1 (PDF aus dem TU-Netzwerk abrufbar)

Polyhedrale Modelle zur Schleifenparallelisierung (Jens Huthmann)

Das polyhedrale Modell ist ein Formalismus zur Beschreibung und Analyse von parallelen Berechnungen. Es wird unter anderem dazu verwendet, verschachtelte Schleifen zu transformieren um eine bessere Parallelisierung zu ermöglichen. In diesem Thema soll das polyhedrale Modell erläutert werden und dessen Anwendung zur Schleifenparallelisierung.

Einstiegsliteratur:
Generation of Efficient Nested Loops from Polyhedra
http://link.springer.com/article/10.1023%2FA%3A1007554627716 (PDF aus dem TU-Netzwerk abrufbar)