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Seminar zur Technischen Informatik

Art
S2
Bereich
Computer Microsystems
Fachrichtung
Technische Informatik, Elektrotechnik/Datentechnik
Art
Seminar
Prüfer
Andreas Koch
Betreuer
Björn Liebig
Voraussetzungen
Grundkenntnisse Technische Informatik (z.B. TGdI und CMS), teilweise auch Compilerbau (z.B. Compiler 1+2, Optimierende Compiler)
CP
3,0
Ort
S2|02, E302
Zeit
Mi 15:30-17:30 Uhr
Anmeldung
Über TUCAN

Ablauf

Das von uns angebotene Seminar zur technischen Informatik behandelt eine Auswahl von für das Fachgebiet relevanter Forschungsthemen. Studierende wählen aus der angebotenen Palette ein Thema aus, stellen eigenständige Literaturrecherchen an und präsentieren ihre Ergebnisse dann in zwei Vorträgen: Am Anfang der Veranstaltung in einem ca. 10-minütigen Probevortrag, gegen Ende dann in einem Hauptvortrag von ca. 30 Minuten. Im Anschluss stellen sie sich einer ca. 15-minütigen Fachdiskussion im Plenum.

Der Schwerpunkt der Veranstaltung liegt klar auf Vortragstechnik und der Einarbeitung in das Thema. Der Probevortrag, der auch in die Gesamtnote eingeht, soll Studierenden frühzeitig Rückmeldung zu bestehenden rhetorischen Stärken oder Schwächen geben. Eine gesonderte schriftliche Ausarbeitung (über die Vortragsfolien hinaus) ist nicht anzufertigen.

Aktuelles

Vorträge / Termine

1. Termin für Probevorträge (13.11.)

2. Termin für Probevorträge (20.11.)

1. Termin für Hauptvorträge (29.1.)

2. Termin für Hauptvorträge (5.2.)

3. Termin für Hauptvorträge (12.2.)

Themen

Alternative Zahlensysteme (Florian Stock)

In heutigen Computern wird üblicherweise das 2-Stellenwertsystem (mit 2-Komplement für negative Zahlen) verwendet. Dieses Vortragsthema stellt Alternativen dazu vor. Dabei soll im Probevortrag ein Überblick über alternative Systeme sowie beispielhafte (i.d.R. historische) Hardware-Umsetzungen gegeben werden. Der Hauptvortrag soll sich dann mit einem speziellen aktuellen Ansatz, den Möbius Zahlendarstellungen, befassen.

Einstiegsliteratur:
Fast Arithmetical Algorithms in Möbius Number Systems
Kurka, Petr
Computers, IEEE Transactions on, Volume: 61 , Issue: 8, Publication Year: 2012, Page(s): 1097 - 1109, IEEE Journals & Magazines
http://www.cts.cuni.cz/~kurka/fast.pdf

Hardware-beschleunigte Vorwärtsfehlerkorrektur in drahtlosen Sensornetzen (Andreas Engel)

Drahtlose Kommunikation ist besonders anfällig für Störsignale. Fehlerhaft übertragene Bits können durch einfache Prüfsummen detektiert, aber nicht korrigiert werden, wodurch das gesamte Paket verworfen und erneut übertragen werden muss. Fehler-korrigierende Prüfsummen erfordern einen höheren Rechenaufwand, der sich durch das Einsparen von Datenübertragungen aber energetisch auszahlen kann. Im Rahmen des Seminarvortrags sollen verschiedene FEC-Verfahren vorgestellt und verglichen werden. Ein besonderer Fokus soll dabei auf der Hardware-beschleunigung von Encodern und Decodern liegen.

Einstiegsliteratur:
Using hardware-based forward error correction to reduce the overall energy consumption of WSNs
http://ieeexplore.ieee.org/xpl/articleDetails.jsp?arnumber=6214156 (Volltextzugriff innerhalb des Uni-Netzes möglich)

WaveScalar Prozessorarchitektur und darauf aufbauende aktuellere Entwicklungen (Andreas Koch)

Increasing wire-delay relative to switching speed and the exponential cost of circuit complexity make simply scaling up existing processor designs futile. WaveScalar is an alternative to superscalar design. WaveScalar is a dataflow instruction set architecture and execution model designed for scalable, low-complexity/high-performance processors. WaveScalar is unique among dataflow architectures in efficiently providing traditional memory semantics inorder to execute applications written in imperative language.

Einstiegsliteratur:
The WaveScalar Architecture
Steven Swanson, Andrew Schwerin, Martha Mercaldi, Andrew Petersen, Andrew Putnam, Ken Michelson, Mark Oskin, and Susan J. Eggers
ACM Transactions on Computer Systems, Vol. 25, No. 2, Article 4, Publication date: May 2007
http://arcade.cs.columbia.edu/ws-tocs07.pdf
Weitere unter: http://wavescalar.cs.washington.edu/publications.shtml

Effiziente Umsetzung großer Multiplikationen auf modernen FPGAs (Björn Liebig)

Moderne FPGAs besitzen in der Regel integrierte Multiplikationseinheiten. Oft sind diese jedoch nicht groß genug, so dass mehrere von ihnen parallel benutzt werden müssen. Im Rahmen dieser Seminararbeit sollen verschiedene Verfahren zur effizienten Umsetzung solcher Multiplikationen vorgestellt und verglichen werden.

Einstiegsliteratur:
Large multipliers with fewer DSP blocks
Florent de Dinechin and Bogdan Pasca
In Field Programmable Logic and Applications, IEEE, August 2009
http://perso.ens-lyon.fr/florent.de.dinechin/recherche/publis/2009-FPL-Multipliers.pdf

Dynamic Memory Disambiguation (Benjamin Thielmann)

Kurzbeschreibung: Es wird erwartet, dass die/der Studierende sich in das Thema des Address Resolution Buffers (ARB) einarbeitet und weiterführende darauf aufbauende Literatur / orthogonale Ansätze der letzten Jahre sichtet (Literaturrecherche). Für den Probevortrag ist eine Vorstellung des ARB ausreichend. Im Hauptvortrag soll sich die/der Studierende neuere selbst ausgewählte Publikation der selben Thematik erarbeiten und die Ansätze miteinander vergleichen.

Einstiegsliteratur:
ARB: A Hardware Mechanism for Dynamic Reordering of Memory References
Manoj Franklin, Gurindar S. Sohi
ftp://ftp.cs.wisc.edu/sohi/papers/1996/toc.arb.pdf

Abschätzung von Ressourcenverbrauch in der High-Level Synthese (Jens Huthmann)

Die Synthese von Hardware aus High-Level Sprachen wie C heraus ist ein stark untersuchtes Forschungsgebiet. Eine Aspekt hierbei ist die geschickte Auswahl der Teile eines Programms welche auf der Hardware untergebracht werden sollen. Hierzu ist es notwendig den Ressourcenverbrauch der entstehenden Hardware zu kennen um entscheiden zu können ob diese passt und der Verbrauch im Verhältnis zur Beschleunigung angemessen ist. Den tatsächlichen Verbrauch bekommt man aber erst am Ende der Synthese, was ein sehr zeitaufwändiger Prozess ist. Um frühzeitig schlechte Ergebnisse zu verhindern werden Abschätzungen zum Verbrauch benötigt. Ziel dieses Seminarthemas ist es verschiedene Abschätzungen zu untersuchen und ihre Vor- und Nachteile vorzustellen.

Einstiegsliteratur:
Early Prediction of Hardware Complexity in HLL-to-HDL Translation, Cilardo, A.
http://ieeexplore.ieee.org/xpl/articleDetails.jsp?arnumber=5694298 (Volltextzugriff innerhalb des Uni-Netzes möglich)

Analyse des Heap-Speichers (Julian Oppermann)

Die Kenntnis über den Aufbau von Datenstrukturen im Heap-Speicher kann mächtige Programmtransformationen ermöglichen. Im Rahmen des Seminars soll die im LLVM-Umfeld entwickelte Data Structure Analysis vorgestellt werden, sowie auf den aktuellen Stand der Forschung im Bereich "Heap-Analysen" eingegangen werden. Ebenfalls interessant wäre die Vorstellung von Optimierungen, die auf den ermittelten Analyseinformationen aufbauen.

Einstiegsliteratur:
Data Structure Analysis: An Efficient Context-Sensitive Heap Analysis, C. Lattner and V. Adve
http://llvm.org/pubs/2003-11-15-DataStructureAnalysisTR.pdf

NoC Architectures on FPGAs (Thorsten Wink)

Bei diesem Thema setzt sich mit Network on Chip (NoCs) auseinander. Es sollen die verschiedenen Arten vorgestellt werden und CONNECT näher betrachtet werden. Zusätzlich soll eine Literaturrecherche zu alternativen Realisierungen gemacht werden und die Ergebnisse vorgestellt werden.

Einstiegsliteratur:
CONNECT: Re-Examining Conventional Wisdom for Designing NoCs in the Context of FPGAs, M.K. Papamichael and J.C. Hoe
http://www.cs.cmu.edu/~mpapamic/research/fpga2012_papamichael.pdf